Návrh pokročilé architektury procesoru v jazyce VHDL
| but.committee | prof. Ing. Václav Dvořák, DrSc. (předseda) doc. Ing. Zdeněk Kotásek, CSc. (místopředseda) doc. Ing. Radek Burget, Ph.D. (člen) doc. Ing. Vladimír Janoušek, Ph.D. (člen) doc. Ing. Stanislav Racek, CSc. (člen) doc. Mgr. Adam Rogalewicz, Ph.D. (člen) | cs |
| but.defence | Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další doplňující dotazy členů komise. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené dotazy rozhodla práci hodnotit stupněm " D ". Otázky u obhajoby: Pokuste se objasnit, proč nebylo možné provést syntézu do FPGA v případě procesoru doplněného o "cache" paměti. Jakým způsobem je realizována sada registrů: Byla zde použita např. dvouportová SRAM paměť v obvodu FPGA? | cs |
| but.jazyk | čeština (Czech) | |
| but.program | Informační technologie | cs |
| but.result | práce byla úspěšně obhájena | cs |
| dc.contributor.advisor | Straka, Martin | cs |
| dc.contributor.author | Slavík, Daniel | cs |
| dc.contributor.referee | Šimek, Václav | cs |
| dc.date.accessioned | 2019-04-03T22:27:21Z | |
| dc.date.available | 2019-04-03T22:27:21Z | |
| dc.date.created | 2010 | cs |
| dc.description.abstract | Cílem projektu bylo prostudovat zřetězené architektury procesorů, dále pak architektury instrukčních a datových cache. Vybraná zřetězená architektura měla být navržena včetně instrukční a datové cache a implementována v jazyce VHDL. Projekt jsem pojal tak, že jsem implementoval nejprve subskalární architekturu, poté tři verze skalární architektury. Byla provedena syntéza těchto architektur do FPGA a na zvoleném algoritmu porovnána jejich výkonnost. V další části práce jsem navrhl a implementoval instrukční i datovou cache pro obě architektury. Tyto cache se mi však už nepodařilo syntetizovat. Závěrečná kapitola této práce pojednává o superskalární architektuře, což je architektura používaná v dnešní době. | cs |
| dc.description.abstract | The goal of this project was to study pipelined processor architectures along with instruction and data cache. Chosen pipelined architecture should be designed and implemented using VHDL language. Firstly, I decided to implement the subscalar architecture first, secondly, three versions of scalar architecture. For these architectures synthesis into FPGA was done and performance of these architectures was compared on chosen algorithm. In the next part of this thesis I designed and implemented instruction and data cache logic for both architectures. However I was not able to synthetise these caches. Last chapter of this thesis deals with the superscalar architecture, which is the architecture of nowadays. | en |
| dc.description.mark | D | cs |
| dc.identifier.citation | SLAVÍK, D. Návrh pokročilé architektury procesoru v jazyce VHDL [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2010. | cs |
| dc.identifier.other | 34547 | cs |
| dc.identifier.uri | http://hdl.handle.net/11012/54277 | |
| dc.language.iso | cs | cs |
| dc.publisher | Vysoké učení technické v Brně. Fakulta informačních technologií | cs |
| dc.rights | Standardní licenční smlouva - přístup k plnému textu bez omezení | cs |
| dc.subject | procesor | cs |
| dc.subject | VHDL | cs |
| dc.subject | subskalární | cs |
| dc.subject | skalární | cs |
| dc.subject | superskalární | cs |
| dc.subject | cache | cs |
| dc.subject | RAM | cs |
| dc.subject | návrh | cs |
| dc.subject | processor | en |
| dc.subject | VHDL | en |
| dc.subject | subscalar | en |
| dc.subject | scalar | en |
| dc.subject | superscalar | en |
| dc.subject | cache | en |
| dc.subject | RAM | en |
| dc.subject | design | en |
| dc.title | Návrh pokročilé architektury procesoru v jazyce VHDL | cs |
| dc.title.alternative | VHDL Design of Advanced CPU | en |
| dc.type | Text | cs |
| dc.type.driver | masterThesis | en |
| dc.type.evskp | diplomová práce | cs |
| dcterms.dateAccepted | 2010-06-23 | cs |
| dcterms.modified | 2020-05-09-23:40:14 | cs |
| eprints.affiliatedInstitution.faculty | Fakulta informačních technologií | cs |
| sync.item.dbid | 34547 | en |
| sync.item.dbtype | ZP | en |
| sync.item.insts | 2021.11.12 10:11:44 | en |
| sync.item.modts | 2021.11.12 09:06:40 | en |
| thesis.discipline | Počítačové systémy a sítě | cs |
| thesis.grantor | Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů | cs |
| thesis.level | Inženýrský | cs |
| thesis.name | Ing. | cs |