but.committee	prof. Ing. Lukáš Sekanina, Ph.D. (předseda) doc. Dr. Ing. Otto Fučík (místopředseda) doc. Ing. Vladimír Drábek, CSc. (člen) Ing. Zbyněk Křivka, Ph.D. (člen) Ing. Tomáš Martínek, Ph.D. (člen) Ing. Aleš Smrčka, Ph.D. (člen)	cs
but.defence	Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných (např. důvod implementace pouze jedné periferie pro RISC-V, použití relativně starších nástrojů a FPGA obvodů, odhalení chyb při verifikaci vytvořeného řešení). Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm D - uspokojivě . Otázky u obhajoby: V závěru práce tvrdíte, že vaše implementace "splňuje požiadavky zo špecifikácie procesoru FU540-C000 a je kompatibilná s jeho linuxovým ovládačom" . Ověřoval jste pravdivost tohoto tvrzení na reálném procesoru nebo v hardwarové realizaci vaší implementace? Výsledky syntézy jsou v práci uvedeny jenom pro zastaralý nástroj Xilinx ISE 13.1. (rok vydání 2011) a čip XC3S50 z rodiny Spartan-3 (rok 2013). Byl nějaký důvod pro zvolení těchto neaktuálních verzí? Jaké parametry dosahuje implementace při syntéze na moderních čipech (např. nástroj Xilinx Vivado a čip rodiny UltraScale+ nebo nástroj Intel Quartus a čip rodiny Stratix10/Agilex)? V práci uvádíte několik existujících implementací UART modulu. Jak vypadají výsledky syntézy vaší implementace v porovnání s nimi? Co je zdrojem případných rozdílu ve spotřebovaných zdrojích/frekvenci? Bylo u přijímací strany verifikováno také zotavení (nezaseknutí se) obvodu z chybného příjmu dat?	cs
but.jazyk	čeština (Czech)
but.program	Informační technologie	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Martínek, Tomáš	cs
dc.contributor.author	Vavro, Tomáš	cs
dc.contributor.referee	Kekely, Lukáš	cs
dc.date.accessioned	2021-06-25T07:55:44Z
dc.date.available	2021-06-25T07:55:44Z
dc.date.created	2021	cs
dc.description.abstract	Platforma RISC-V je jedným z lídrov v odvetví počítačových a vstavaných systémov. Pri čoraz väčšej miere využívania takýchto systémov rastie dopyt po dostupných perifériách pre implementácie tejto platformy. Táto práca sa zaoberá procesorom FU540-C000 od spoločnosti SiFive, ktorý je jednou z implementácií architektúry RISC-V, a jeho základnými perifériami. Na základe analýzy bol spomedzi periférií tohoto procesoru zvolený obvod UART slúžiaci pre asynchrónnu sériovú komunikáciu. Cieľom tejto diplomovej práce je danú perifériu navrhnúť a implementovať v niektorom z jazykov pre popis číslicových obvodov, a následne vytvoriť verifikačné prostredie, prostredníctvom ktorého bude overená funkčnosť implementácie.	cs
dc.description.abstract	The RISC-V platform is one of the leaders in the computer and embedded systems industry. With the increasing use of these systems, the demand for available peripherals for the implementations of this platform is growing. This thesis deals with the FU540-C000 processor from SiFive company, which is one of the implementations of the RISC-V architecture, and its basic peripherals. Based on the analysis, an UART circuit for asynchronous serial communication was selected from the peripherals of this processor. The aim of this master thesis is to design and implement the peripheral in one of the languages for the description of digital circuits, and then create a verification environment, through which the functionality of the implementation will be verified.	en
dc.description.mark	D	cs
dc.identifier.citation	VAVRO, T. Periferie procesoru RISC-V [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2021.	cs
dc.identifier.other	136806	cs
dc.identifier.uri	http://hdl.handle.net/11012/200177
dc.language.iso	cs	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	RISC-V	cs
dc.subject	procesor	cs
dc.subject	UART	cs
dc.subject	sériová komunikácia	cs
dc.subject	VHDL	cs
dc.subject	návrh číslicových systémov	cs
dc.subject	SystemVerilog	cs
dc.subject	UVM	cs
dc.subject	Universal Verification Methodology	cs
dc.subject	funkčná verifikácia číslicových systémov	cs
dc.subject	RISC-V	en
dc.subject	processor	en
dc.subject	UART	en
dc.subject	serial communication	en
dc.subject	VHDL	en
dc.subject	design of digital systems	en
dc.subject	SystemVerilog	en
dc.subject	UVM	en
dc.subject	Universal Verification Methodology	en
dc.subject	functional verification of digital systems	en
dc.title	Periferie procesoru RISC-V	cs
dc.title.alternative	RISC-V Processor Peripherals	en
dc.type	Text	cs
dc.type.driver	masterThesis	en
dc.type.evskp	diplomová práce	cs
dcterms.dateAccepted	2021-06-21	cs
dcterms.modified	2021-06-24-11:34:36	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	136806	en
sync.item.dbtype	ZP	en
sync.item.insts	2021.11.12 11:15:27	en
sync.item.modts	2021.11.12 09:57:13	en
thesis.discipline	Počítačové a vestavěné systémy	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů	cs
thesis.level	Inženýrský	cs
thesis.name	Ing.	cs

Periferie procesoru RISC-V

Files

Original bundle

Collections