PRÁŠIL, P. Modernizace výukových úloh kurzu Logické obvody a systémy [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2022.
Zadání bakalářské práce patřilo svým rozsahem mezi obtížnější a to z důvodů požadované praktické realizace zařízení. Cílem práce bylo navrhnout komplexnější laboratorní úlohu do kurzu: Logické obvody a systémy a navázat ji na předchozí výsledek bak. práce „Realizace výukového vícekanálového zvukového obvodu“ zpracované v semestru 2020/2021. Student měl v rámci řešení práce navrhnout laboratorní úlohu, která bude pro budoucí studenty kurzu atraktivní svojí funkcionalitou. Požadavkem zůstala skutečnost, aby z důvodů vyšší komplexnosti úlohy bylo zadání úlohy možné rozdělit na předpřipravenou a studenty realizovanou část tak, aby bylo stále zvládnutelné v časovém rámci 3 vyučovacích hodin, které jsou vyhrazeny na jedno laboratorní cvičení. Student dle požadovaného zadání realizoval laboratorní úlohu, která v hradlovém poli FPGA realizuje asynchronní sériový vysílač/přijímač (UART). V rámci pravidelných konzultací student zvolil vhodnou koncepci řešení. Pomocí jazyka VHDL ověřil funkčnost a také v hradlovém poli zrealizoval nejprve modul vysílače a po té i modul přijímače. Po úspěšném oživení obou modulů navázal na dříve zmiňovanou bak. práci a vytvořil propojení obou úloh tak, aby výsledný design realizoval HW uvnitř FPGA zařízení, které je schopné přijímat po sériové sběrnici zvuková data a pomocí vícekanálového zvukového obvodu z předchozí bak. práce je přehrávat na zvoleném vývojovém kitu. V průběhu řešení práce byl jasně patrný zájem studenta o danou problematiku. Pracoval samostatně, iniciativně, účelně a své průběžné výsledky prezentoval na pravidelných konzultacích v průběhu celého studia. Student v rámci několika iteračních cyklů navrhl a odzkoušel vhodnou koncepci asynchronního sériového vysílače/přijímače, který je schopen odesílat i přijímat data mezi vývojovým kitem a PC. Modul přijímače student také doplnil o implementaci vyrovnávací paměti (FIFO) a koncept řízení toku dat tak, aby zajistil vhodnou synchronizaci mezi obě oběma aktéry komunikace. Průběžné výsledky své práce student prezentoval také na soutěži EEICT. Výsledkem práce je funkční realizace zadání laboratorní úlohy do uvedeného kurzu, která obsahuje, jak předem realizované části sériového vysílače/přijímače ve formě VHDL zdrojových textů, které frekventant kurzu přímo získá, ale také popis zadání, jak mají být realizovány chybějící části, aby vzniklo funkční řešení. Text práce je na odpovídající odborné i formální úrovni a to včetně práce s literárními zdroji. Student věnoval řešení dostatek času, jednotlivé úkoly si vhodně rozvrhla a přesto, že se v závěru dostal do mírné časové tísně, dokázal ji svým zvýšeným úsilím překonat. Dosažené výsledky i formální zpracování práce jednoznačně svědčí o bakalářských schopnostech studenta. V některých ohledech by dokonce text splňoval i požadavky kladené na práce diplomové. Předložené práci proto jednoznačně navrhuji hodnocení: Výborně – A. (97).
Bakalářská práce byla posuzována ve čtyřech požadovaných rovinách, a to prezentační úroveň, formální úprava, práce s literaturou a odborná úroveň s využitelností a výsledným výstupem. Prezentační úroveň Práce má rozsah od úvodu po závěr celkem 57 stránek, a 8 stránek příloh, což je dostatečný rozsah pro bakalářskou práci. Formální úprava: Student použil doporučenou šablonu, neobsahuje zásadní chyby. Obrázky a tabulky mají odpovídající grafickou úroveň. Práce studenta s literaturou Při práci s literaturou se student zaměřil jednak na dokumentaci výukového vícekanálového zvukového obvodu uvedenou v bakalářské práci bakalářky Elišky Homzové a dále řadu dokumentů popisujících problematiku UART, použité demo desky NEXYS3, hradlového pole SPARTAN6 a využití nástroje ChipScope pro testování návrhu uvnitř FPGA. Odkazy na literaturu považuji za dostatečné. Odbornou úroveň, využitelnost výsledků, případný realizační výstup: Vlastní bakalářská práce se zabývá modernizací výukových kurzů Logické obvody a systémy. Při modernizaci úloh se měl student zaměřit na realizaci asynchronního sériového vysílače/přijímače UART, ověření jeho funkčnosti a také na praktické použití navržené UART komponenty ve spojení s vícekanálovým zvukovým obvodem pro přehrávání zvukových dat odesílaných programem v PC. Bakalářská práce je rozdělena do šesti kapitol a závěru. Práce také obsahuje přílohy s návrhem sady úloh pro realizaci UART a ověření správnosti návrhu a jeho praktického využití. V první kapitole se student věnuje principu fungování asynchronního sériového vysílače/přijímače UART, jeho základnímu popisu, principům řízení datového toku a architektuře UART v mikrokontroléru M68HC11, která mu posloužila jako inspirace pro návrh vlastního řešení UART. Ve druhé kapitole student popisuje zadání několika laboratorních úloh, jejichž náplň souvisí s některými prvky potřebnými pro realizaci finální UART komponenty. Třetí kapitola je zaměřena na návrh UART vysílače i přijímače a simulaci jednotlivých funkčních bloků. Za zmínku stojí realizace děličky hodinového signálu včetně analýzy přesnosti nastavení přenosových rychlostí a pečlivá simulace jednotlivých navržených komponent. Student také doplnil modul přijímače UART o filtraci vstupního signálu za účelem odstranění metastabilních dějů, kterým se při realizaci asynchronně pracujících zařízení nelze vyhnout. Navržené řešení je možné považovat za profesionální návrh UART s možností konfigurovat všechny parametry od přenosové rychlosti až po použití paritní kontroly a softwarového řízení toku dat XON/XOF. Ve čtvrté kapitole je řešena kompletní úloha s využitím komponenty UART a komponenty pro přehrávaní zvukových dat odesílaných z PC. Pátá kapitola popisuje použití nástroje ChipScope pro testování návrhu uvnitř FPGA. Tato kapitola překračuje vlastní zadání bakalářské práce. Student zde popisuje použití nástroje, jeho konfiguraci a uvádí zde příklady časových průběhů vybraných signálů naměřených pomocí ChipScope. Student se zde nezmiňuje o důležitosti použití tohoto nástroje při ověřování správné funkčnosti jednotlivých komponent, kdy simulace má správné výsledky a praktická implementace se od výsledků simulace v některých případech liší a bez možnosti ověření skutečného chování navrženého zařízení by ladění zapojení bylo velmi obtížné. V šesté kapitole je popsané navržené laboratorní úlohy pro realizaci a ověření jednotlivých komponent a využití periferií vývojové desky k demonstraci funkce UART. V závěru student hodnotí dosažené výsledky a také uvádí možnosti rozšíření navrženého UART o další komponenty, které mohou být inspirací pro pokračování na tomto projektu. V závěru také student uvádí časovou náročnost pro jak pro realizaci UART, tak pro realizaci demonstrační úlohy pro přehrávaní zvukových dat a pro realizaci zadání jednotlivých laboratorních úloh. Celá práce je sestavena v logickém sledu, jednotlivé kapitoly jsou vyvážené a svědčí o studentových schopnostech zvládnout zadání a překonat problémy spojené s vývojem a realizací takto složitého číslicového systému. Uvedená časová náročnost vyřešeného úkolu bude výzva pro garanta předmětu, jak při omezeném čase zakomponovat úlohy s tímto stupněm obtížnosti do laboratorních úloh předmětu. Student splnil všechna zadání a prokázal při práci na projektu bakalářské schopnosti.
eVSKP id 142706