HUZLÍK, P. Vzorové úlohy ve VHDL [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2009.
Bakalářská práce pana Petra Huzlíka se zabývá návrhem sady vzorových úloh pro výuku logických systémů. Jako prostředí pro realizaci jednotlivých úloh byl použitý návrhový sytém WebPack. Student při své práci prokázal solidní úroveň potřebných odborných znalostí v oblasti použití jazyka VHDL. Podstatně méně prostoru bylo věnováno vlastnímu použití vývojového nástroje WebPack, jehož popis lze považovat za povrchní a odbytý. Převážnou část pracovního úsilí student věnoval realizaci vzorových úloh, na kterých je možné ověřit různé metody návrhu logických obvodů v prostředí WebPack. Rozsah navržených úloh plně vyhovuje požadavkům zadání, málo prostoru bylo věnováno problematice simulace a testovaní navržených obvodových řešení. Studen pracoval samostatně, konzultace ke své práci využíval minimálně. Výsledkem bakalářské práce je soubor vzorových příkladů, na kterých si mohou studenti ověřit jednotlivé návrhové postupy při realizaci logických obvodů s různým stupněm složitosti.
Hlavním úkolem pana Huzlíka bylo navrhnout vzorové úlohy pro výuku logických systémů s využitím jazyka VHDL a návrhového systému WebPack. Zádání je pro studenta bakalářského studia dosti náročné, protože jazyk VHDL není náplní žádného předmětu. Průvodní zpráva obsahuje 80 stran a skládá se z 5 kapitol (kromě seznamů). Kapitola "1. ÚVOD" není dobře strukturována. Téměř vůbec neseznamuje čtenáře s tématem práce, ale obsahuje množství nesourodých podkapitol popisujících obvody PLD, CPLD, FPGA a jazyk VHDL. Popisu obvodů CPLD a FPGA měla být věnována samostatná kapitola a další samostatná kapitola měla být věnována jazyku VHDL. Kapitola "2 POPIS SW - XILINX ISE WEBPACK 8.2.03i" obsahuje spoustu sejmutých obrazovek z vývojového prostředí WebPack, ale téměř bez jakéhokoli popisu a vysvětlení nastavovaných parametrů (alespoň těch nejdůležitějších). Popis vytvoření projektu v prostředí WebPack nemusel být, dle mého názoru, součástí vlastní práce, ale mohl být umístěn do přílohy. Samotným vzorovým úlohám je věnována kapitola 3. U jednotlivých úloh postrádám jejich zadání a případné pokyny pro studenty. Kromě prvních dvou úloh není uveden diagram přechodů, tabulka přechodů a tabulka výstupů. U žádné úlohy nejsou uváděny výsledky simulací v prostředí WebPack. Kapitola 4. Závěr neobsahuje shrnutí dosažených výsledků. Je zde pouze konstatování: "Některé vzorové úlohy byly odzkoušeny na demonstrační vývojové desce pro programovatelné logické obvody s obvodem Xilinx řady XC9500.". V práci není vůbec uveden popis demonstrační vývojové desky a o vlastní implementaci úloh není v celé práci ani zmínka. Navrhuji komisi, aby si nechala předvést funkčnost alespoň 5 úloh na vývojové desce s obvodem Xilinx řady XC9500. Přehled použité literatury na str. 77 neodpovídá ČSN ISO 690. Poměr mezi částí práce převzatou z literatury a vlastním dílem p. Huzlíka je dle mého názoru nevyvážený, značná část práce je převzata z literatury [5]. Po jazykové stránce je práce na solidní úrovni, to však nelze říci o grafické úrovni práce. Velkým nedostatkem jsou schémata, která obsahují tak malé prvky, že jsou mnohdy nerozeznatelné (např. Obr. 11, str. 39). V případě, že p. Huzlík předvede funkčnost jednotlivých úloh, navrhuji hodnotit jeho práci známkou D/uspokojivě.
eVSKP id 13787