Now showing items 1-7 of 7

  • Coarse Time Synchronization Utilizing Symmetric Properties of Zadoff-Chu Sequences 

    Blumenstein, Jiří; Bobula, Marek (IEEE, 2018-02-19)
    We demonstrate a novel metric for coarse time synchronization suitable for wireless communication. The novel metric benefits from a symmetry of Zadoff-Chu sequences in the time domain. The time domain symmetry is obtained ...
  • Dekódování RDS zpráv obvodem FPGA 

    Vedra, Lukáš
    Diplomová práce se zabývá problematikou demodulování, dekódování RDS zpráv a FM přijímačem v obvodech FPGA. Jedná se o zpracování dat po A/D převodu rozhlasového stereofonního signálu. Tato práce obsahuje podrobné teoretické ...
  • Příspěvek k efektivnímu využití úzkopásmového rádiového kanálu 

    Bobula, Marek
    Předkládaná práce se soustředí na problematiku využívání úzkopásmového rádiového kanálu rádiovými modemy, které jsou určené pro průmyslové aplikace pozemní pohyblivé rádiové služby, specifikované v dominantní míře Evropským ...
  • Softwarový přijímač GNSS 

    Jedlička, Petr
    Diplomová práce se zabývá analýzou a příjmem volně dostupných signálů navigačních družic v pásmech L1 a E1 pro systémy GPS a Galileo. Mezi etapy příjmu signálu, o kterých tato práce pojednává, patří proces nalezení fáze ...
  • Softwarový přijímač pro dálkový průzkum Země v pásmu X 

    Zedka, Radim
    Práce se zabývá procesem návrhu digitálního přijímače pro signály družic dálkového průzkumu Země v pásmu X. V první části je uveden seznam družic které umožnují příjem vědeckých dat pomocí amatérských neautorizovaných ...
  • Vícekanálový převodník digitálního videosignálu HD-SDI 

    Kučera, Stanislav
    Tato diplomová práce se zabývá návrhem elektroniky převodníku šesti kanálů videosignálu SD, HD a 3G HD-SDI na linku 10-Gigabit Ethernet. V úvodní části je stanovena koncepce zařízení. Teoretická část práce rozebírá příslušné ...
  • Vysokorychlostní přepínač dat 

    Toman, Jakub
    Diplomová práce je zaměřena na návrh ethernetového vysokorychlostního přepínače dat, který je založený na obvodu FPGA. Přepínač bude schopný rozdělit datový tok tvořený ethernetovými rámci na dva toky s polovičním datovým tokem.