Prioritní paketové fronty v FPGA

Loading...
Thumbnail Image
Date
ORCID
Mark
A
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract
Diplomová práca sa zaoberá problematikou riadenia paketových front a následným návrhom v jazyku VHDL pre možnosť nasadenia vo vysokorýchlostných paketových sietiach. V teoretickej časti práce sú podrobnejšie rozobraté fungavania mechanizmov zabezpečenia kvality služby. Teoretická časť ešte zahrňuje v sebe stručný popis programovacieho jazyku VHDL, FPGA čipov a vývojového prostredia Netcope Development Kit. Výstupnej praktickej časti je obmedzovač priepustnosti viacerých front založený na princípe Token Bucket. Výsledným testovaním komponentov sa overovala funkčnosť na simulačnej, syntéznej a aj reálnej úrovni. Všetky dosiahnuté výsledky a možnosti návrhu sú shrnuté v posledných troch kapitolách.
Master thesis is dealing with issues and problems of packet queue management in high speed packet networks. Design implementation is made in VHDL hardware description language. In theoretical part of thesis are explained different types of mechanism used for providing quality of service in communication networks. Furthermore the brief description o VHDL, FPGA and framework Netcope Development Kit is a piece of theoretical part as well. The outcome of practical part contains a design, limiting packet queues based on Tocken Bucket mechanism. Design verification was made by simulations, synthesis and real implementation on smart NIC NFB-200G2QL. All kind of verificaion results are summerized in last three chapters.
Description
Citation
NÉMETH, F. Prioritní paketové fronty v FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2019.
Document type
Document version
Date of access to the full text
Language of document
sk
Study field
Telekomunikační a informační technika
Comittee
doc. Ing. Karel Burda, CSc. (předseda) doc. Ing. Radim Burget, Ph.D. (místopředseda) Ing. Pavel Záviška (člen) Ing. David Smékal (člen) doc. Ing. Petr Münster, Ph.D. (člen)
Date of acceptance
2019-06-05
Defence
Student prezentoval výsledky své práce a komise byla seznámena s posudky. Student obhájil diplomovou práci a odpověděl na otázky členů komise a oponenta: - Aplikace byla napsána pomocí jazyka VHDL, ano? Kdybyste nebyl omezen v zadání tímto jazykem, využil byste více víceúrovňový jazyk P4? Bylo by to efektivnější? - V kap. 5.1 říkáte, že chyby při krátkých paketech jsou způsobené neefektivitou jádra. Jak byste tuto neefektivitu řešil ? - V kap. 4.3 popisujete, že maximální možný počet front je 256 s 32 a 16 položkami v datové a řídící části. Pro FPGA čip je to mnoho dat. Vaše řešení je využití externí paměti, ale musel byste upravit logiku rozdělování vstupních dat. Stručně sdělte komisi myšlenku, jak byste tuto logiku upravil ?
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení
DOI
Collections
Citace PRO