Verifikace funkčních bloků pro FPGA
Verification of Function Blocks for FPGA
Author
Advisor
Jedlička, PetrReferee
Smékal, DavidGrade
AAltmetrics
Metadata
Show full item recordAbstract
Tato diplomová práce je věnována problematice verifikací funkčních bloků pro FPGA. V teoretické části práce je popsán koncept verifikace, verifikačních metodologií, které poskytují potřebné nástroje pro otestování daného návrhu, a na závěr je diskutovaná problematika Ethernetu a jeho odlišnosti oproti nízkolatenční variantě. Cílem praktické části diplomové práce je na základě získaných teoretických znalostí a vybrané verifikační metodologie sestrojit verifikační prostředí, provést důkladnou verifikaci nízkolatenční fyzické vrstvy Ethernetu a na závěr realizovat měření latence a propustnosti tohoto obvodu. This master thesis is devoted to the issue of verification of function blocks for FPGA. The teoritical part of thesis describes the concept of verification, verification methodologies that provide the necessary tools for testing the design, and finally discusses the issue of Ethernet and its differences from the low-latency variant. The aim of the practical part of the master thesis is based on the acquired theoretical knowledge and selected verification methodology to build a verification environment, perform a thorough verification of the low-latency physical layer of Ethernet and finally measure the latency and throughput of this circuit.
Keywords
Ethernet, Verifikace, UVM, SystemVerilog, SVA, Ethernet, Verification, UVM, SystemVerilog, SVALanguage
čeština (Czech)Study brunch
bez specializaceComposition of Committee
prof. Ing. Zdeněk Smékal, CSc. (předseda) prof. Ing. Ivan Baroňák, Ph.D. (místopředseda) Ing. Rudolf Procházka (člen) Ing. Pavel Bezpalec, Ph.D. (člen) Ing. Petr Ilgner (člen) Ing. Martin Štůsek, Ph.D. (člen) Ing. Antonín Bohačík (člen)Date of defence
2022-06-07Process of defence
Student prezentoval výsledky své práce a komise byla seznámena s posudky a odpověděl na otázky členů komise a oponenta. Student obhájil diplomovou práci. Otázky: V práci je uvedena průměrná latence verifikace 43,12 ns. Jaká je kritická hodnota pro správnou funkčnost verifikace a proč?Result of the defence
práce byla úspěšně obhájenaPersistent identifier
http://hdl.handle.net/11012/204803Source
KŘÍŽ, D. Verifikace funkčních bloků pro FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2022.Collections
- 2022 [275]