Prostředí pro návrh digitálních obvodů s využitím vlastního jazyka typu HLS

Loading...
Thumbnail Image
Date
ORCID
Mark
C
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract
V dnešní době existuje spoustu různých vysokoúrovňových syntéz pro popis digitálních obvodů. Ty nejznámější pak generují VHDL kód z programovacích jazyků jako jsou např.: ANSI C, C++, SystemC, SystemVerilog a MATLAB. Ale ne každý se ztotožní s programováním toho typu, proto je občas dobré přejít na vyšší úroveň abstrakce, kdy se schová vnitřní část komponentů, a pak se dané komponenty volají se vstupy a výstupy. Tato práce se zabývá problematikou návrhu HLS, návrhem vstupního pseudokódu, pseudoknihoven, překladače vytvořeném v jazyce Python, jeho moduly a praktickým použitím.
Nowadays, there are many different high-level syntheses for describing digital circuits. The best known ones generate VHDL code from programming languages such as ANSI C, C++, SystemC, SystemVerilog and MATLAB. But not everyone will identify with that type of programming, so sometimes it's good to go to a higher level of abstraction, where the internals of the components are hidden, and then the components are called with inputs and outputs. This thesis deals with the design of HLS, the design of input pseudocode, pseudo-libraries, compiler created in Python, its modules and practical application.
Description
Citation
PASTUŠEK, V. Prostředí pro návrh digitálních obvodů s využitím vlastního jazyka typu HLS [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2022.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
bez specializace
Comittee
doc. Ing. Tomáš Frýza, Ph.D. (předseda) prof. Ing. Miroslav Kasal, CSc. (místopředseda) Ing. Aleš Povalač, Ph.D. (člen) prof. Ing. Lubomír Grmela, CSc. (člen) Ing. Kamil Pítra, Ph.D. (člen)
Date of acceptance
2022-06-14
Defence
Student odpovídá na otázky oponenta. doc. Ing. Tomáš Frýza, Ph.D. Je možné generovat VHDL i Verilog kód? Student objasňuje že jen VHDL. Zkoušel jste takto generovaný kód implementovat do FPGA? Student vysvětluje že to z časových důvodů nešlo.
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení
DOI
Collections
Citace PRO