Modernizace výukových úloh kurzu Logické obvody a systémy

Abstract

Tato bakalářská práce se zabývá návrhem asynchronního sériového vysílače/přijímače a jeho implementací do hradlového pole. Následně bude návrh využit jako výuková laboratorní úloha kurzu „Logické obvody a systémy“. Práce obsahuje popis vlastností sériového komunikačního rozhraní UART. Součástí práce je výsledný návrh asynchronního sériového vysílače/přijímače a výstupy simulace jednotlivých bloků. Výsledný návrh UART bude využit jako komunikační rozhraní pro přehrávání hudebních dat, pomocí programovatelného zvukového generátoru. Návrh programovatelného vícekanálového zvukového obvodu není součástí této práce, je převzatý z jiné bakalářské práce.

This bachelor thesis deals with the design of an asynchronous serial receiver/transmitter and its implementation into the FPGA. The design will be used as a laboratory exercise in the course "Logical circuit and systems". This paper contains a description of the features of serial communication interface UART. The thesis includes the final design of an asynchronous serial receiver/transmitter and the simulation outputs of particular parts. The final design of UART will be used as a communication interface for music playback by the programmable multichannel sound generator. Design of the programmable multichannel sound generator is not a part of this thesis, but it has been taken from another bachelor thesis.