Vzorové úlohy ve VHDL

Loading...
Thumbnail Image
Date
ORCID
Mark
E
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract
Tato bakalářska prace navazuje na semestralní projekt a zabývá se jazykem VHDL a obvody FPGA a CPLD firmy Xilinx. Dále pak má tato práce za cíl popsat, jak zacházet s vývojovým prostředím WebPack, kde je popsáno jak realizovat nový projekt. Jsou zde popsány různé metody návrhu úlohy v tomto vývojovém prostředí. Nakonec jsou také uvedeny některé vzorové příklady ve VHDL.
This bachelor’s study connects on semestral project and is focused on VHDL language and FPGA and CPLD circuits by Xilinx. The aim of this study is to describe how to work with profossional design tool WebPack. Documents detaily describes how to create new project on advanced level - with emphasis on methodiology and examples from practice in VHDL lenguage.
Description
Citation
HUZLÍK, P. Vzorové úlohy ve VHDL [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2009.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
Automatizační a měřicí technika
Comittee
doc. Ing. Zdeněk Němec, CSc. (předseda) prof. Ing. Petr Vavřín, DrSc. (místopředseda) doc. Ing. Ludvík Bejček, CSc. (člen) Ing. Miloslav Čejka, CSc. (člen) Ing. Pavel Kučera, Ph.D. (člen)
Date of acceptance
2009-06-17
Defence
Student obhájil bakalářskou práci s výhradami.
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení
DOI
Collections
Citace PRO