Hardwarová akcelerace šifrování síťového provozu
Loading...
Date
Authors
ORCID
Advisor
Referee
Mark
C
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract
Cílem této práce je navrhnout a implementovat vyskorychlostní šifrátor síťového provozus propustností 10Gb/s v jednom směru. Implementační platformou je FPGA Xilinx Virtex5vlx155t umístěné na kartě COMBOv2-LXT. Šifrování je založeno na algoritmu AESs použitím 128 bitového klíče. Zabezpečený protokol je použit ESP pracující nad protokolem IPv4. Design je plně syntetizovatelný nástrojem Xilinx ISE 11.3, bohužel se jej však nepodařilo prakticky otestovat na reálném hardware. Úspěšné testy byly provedeny v simulaci.
The aim of this thesis is to draft and implement high-speed encryptor of network trafic with throughput 10Gb/s in one way. It has been implementated for FPGA Xilinx Virtex5vlx155t placed on card COMBOv2-LXT. The encryption is based on AES algorithm using 128 bit key length. The security protokol is ESP in version for protokol IPv4. Design is fully synthesizable with tool Xilinx ISE 11.3, however it is not tested on real hardware. Tests in simulation works fine.
The aim of this thesis is to draft and implement high-speed encryptor of network trafic with throughput 10Gb/s in one way. It has been implementated for FPGA Xilinx Virtex5vlx155t placed on card COMBOv2-LXT. The encryption is based on AES algorithm using 128 bit key length. The security protokol is ESP in version for protokol IPv4. Design is fully synthesizable with tool Xilinx ISE 11.3, however it is not tested on real hardware. Tests in simulation works fine.
Description
Citation
NOVOTŇÁK, J. Hardwarová akcelerace šifrování síťového provozu [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2010.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
Počítačové systémy a sítě
Comittee
prof. Ing. Václav Dvořák, DrSc. (předseda)
prof. Ing. Miroslav Švéda, CSc. (místopředseda)
doc. Ing. Radek Burget, Ph.D. (člen)
doc. Ing. Vladimír Janoušek, Ph.D. (člen)
doc. Ing. Zdeněk Kotásek, CSc. (člen)
Prof. Ing. Jaromír Krejčíček, CSc. (člen)
Date of acceptance
2010-06-24
Defence
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další doplňující dotazy členů komise. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené dotazy rozhodla práci hodnotit stupněm " C ". Otázky u obhajoby: Kde se v navržené architektuře AES objevuje kritická cesta, která určuje maximální frekvenci obvodu? Která operace používaná v algoritmu AES má největší nároky na zdroje FPGA? Dalo by se nějakým způsobem u navržené architektury redukovat množství spotřebovaných zdrojů FPGA? Případně jak?
Result of defence
práce byla úspěšně obhájena
Document licence
Přístup k plnému textu prostřednictvím internetu byl licenční smlouvou omezen na dobu 5 roku/let