Show simple item record

Hardware Accelerated Encryption of Network Traffic

dc.contributor.advisorŽádník, Martincs
dc.contributor.authorNovotňák, Jiřícs
dc.date.accessioned2019-05-17T07:18:16Z
dc.date.available2015-06-24cs
dc.date.created2010cs
dc.identifier.citationNOVOTŇÁK, J. Hardwarová akcelerace šifrování síťového provozu [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2010.cs
dc.identifier.other34763cs
dc.identifier.urihttp://hdl.handle.net/11012/54260
dc.description.abstractCílem této práce je navrhnout a implementovat vyskorychlostní šifrátor síťového provozus propustností 10Gb/s v jednom směru. Implementační platformou je FPGA Xilinx Virtex5vlx155t umístěné na kartě COMBOv2-LXT. Šifrování je založeno na algoritmu AESs použitím 128 bitového klíče. Zabezpečený protokol je použit ESP pracující nad protokolem IPv4. Design je plně syntetizovatelný nástrojem Xilinx ISE 11.3, bohužel se jej však nepodařilo prakticky otestovat na reálném hardware. Úspěšné testy byly provedeny v simulaci.cs
dc.description.abstractThe aim of this thesis is to draft and implement high-speed encryptor of network trafic with throughput 10Gb/s in one way. It has been implementated for FPGA Xilinx Virtex5vlx155t placed on card COMBOv2-LXT. The encryption is based on AES algorithm using 128 bit key length. The security protokol is ESP in version for protokol IPv4. Design is fully synthesizable with tool Xilinx ISE 11.3, however it is not tested on real hardware. Tests in simulation works fine.en
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta informačních technologiícs
dc.rightsPřístup k plnému textu prostřednictvím internetu byl licenční smlouvou omezen na dobu 5 roku/letcs
dc.subjectHardwarecs
dc.subjectakceleracecs
dc.subjectšifrovánícs
dc.subjectAEScs
dc.subjectFPGAcs
dc.subjectVHDLcs
dc.subjectIPSECcs
dc.subjectESPcs
dc.subjectHardwareen
dc.subjectaccelerationen
dc.subjectencryptionen
dc.subjectAESen
dc.subjectFPGAen
dc.subjectVHDLen
dc.subjectIPSECen
dc.subjectESPen
dc.titleHardwarová akcelerace šifrování síťového provozucs
dc.title.alternativeHardware Accelerated Encryption of Network Trafficen
dc.typeTextcs
dcterms.dateAccepted2010-06-24cs
dcterms.modified2020-05-09-23:41:54cs
thesis.disciplinePočítačové systémy a sítěcs
thesis.grantorVysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémůcs
thesis.levelInženýrskýcs
thesis.nameIng.cs
sync.item.dbid34763en
sync.item.dbtypeZPen
sync.item.insts2020.06.23 11:06:44en
sync.item.modts2020.06.23 10:07:04en
eprints.affiliatedInstitution.facultyFakulta informačních technologiícs
dc.contributor.refereeKořenek, Jancs
dc.description.markCcs
dc.type.drivermasterThesisen
dc.type.evskpdiplomová prácecs
but.committeeprof. Ing. Václav Dvořák, DrSc. (předseda) prof. Ing. Miroslav Švéda, CSc. (místopředseda) Ing. Radek Burget, Ph.D. (člen) doc. Ing. Vladimír Janoušek, Ph.D. (člen) doc. Ing. Zdeněk Kotásek, CSc. (člen) Prof. Ing. Jaromír Krejčíček, CSc. (člen)cs
but.defenceStudent nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se pak seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další doplňující dotazy členů komise. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené dotazy rozhodla práci hodnotit stupněm " C ". Otázky u obhajoby: Kde se v navržené architektuře AES objevuje kritická cesta, která určuje maximální frekvenci obvodu? Která operace používaná v algoritmu AES má největší nároky na zdroje FPGA? Dalo by se nějakým způsobem u navržené architektury redukovat množství spotřebovaných zdrojů FPGA? Případně jak?cs
but.resultpráce byla úspěšně obhájenacs
but.programInformační technologiecs
but.jazykčeština (Czech)


Files in this item

Thumbnail

This item appears in the following Collection(s)

Show simple item record