Jádro obvodu FPGA pro zobrazení dat na monitoru prostřednictvím portu VGA

Abstract

Cílem tohoto projektu, je předvést studii možného řešení způsobu ovládání a využití počítačového monitoru připojeného k portu typu VGA řízeného standardizovanými řídícími signály generovanými obvodem typu FPGA. Jedná se o jádro hradlového pole, které je poté možné použít jako součást složitějšího designu a využít jej například pro komfortnější uživa-telské rozhraní. Projekt obsahuje řešení základní části obvodu generující standardní řídící signály a zobrazující text zadaný v ASCII kódu prostřednictvím sériového portu.

The aim of this project is to perform the study of a driver for controlling computer monitor using VGA port. The driver is based on FPGA which is used to generate VGA signals. The main purpose of the project is to design a hardware core for gate array which can be used as part of some complex FPGA design to provide a comfortable user interface. The project describes the main part of the VGA driver – module for generating control signals and module for displaying text information that is sent from a PC via serial port interface.