Paměťový subsystém v SystemC
SystemC Memory Subsystem

Author
Advisor
Hruška, TomášReferee
Vaňák, TomášGrade
AAlternative metrics PlumX
http://hdl.handle.net/11012/192464Altmetrics
http://hdl.handle.net/11012/192464
http://hdl.handle.net/11012/192464
Metadata
Show full item recordAbstract
Tato práce se zabývá návrhem a implementací paměťového subsystému pro simulaci procesoru. Paměťový subsystém je navržen s pomocí principu modelování na úrovni transakcí. Implementace je provedena v jazyce C++ s využitím knihovny SystemC. Simulace procesoru je převzata ze simulátoru společnosti Codasip. Cílem je vytvoření funkčního propojení procesoru a paměti uvnitř simulátoru. Toto propojení podporuje komunikační protokoly sběrnic AHB3-lite, AXI4-lite, CPB a CPB-lite. Nová implementace tohoto propojení a paměti je zakomponována zpět do původního simulátoru. Výsledný simulátor je otestován pomocí jednotkových testů. This thesis deals with the design and implementation of a processor simulation memory subsystem. The memory subsystem is designed using the Transaction Level Modeling approach. The implementation is done in C++ language utilizing the SystemC library. The processor simulation is adopted from the Codasip company simulator. The objective is to create a functional connection between the processor and the memory inside the simulator. This connection supports communication protocols of AHB3-lite, AXI4-lite, CPB, and CPB-lite buses. The new implementation of the aforementioned connection and the memory is integrated into the original simulator. The resulting simulator is tested using unit tests.
Keywords
SystemC, TLM, abstraktní model procesoru, simulace procesoru, Codasip, Codasip studio, Codasip simulátor, sběrnice, AHB3-lite, AXI4-lite, CPB, CPB-lite, SystemC, TLM, abstract processor model, processor simulation, Codasip, Codasip studio, Codasip simulator, bus, AHB3-lite, AXI4-lite, CPB, CPB-liteLanguage
čeština (Czech)Study brunch
Počítačové a vestavěné systémyComposition of Committee
prof. Ing. Lukáš Sekanina, Ph.D. (předseda) doc. Ing. Jiří Jaroš, Ph.D. (místopředseda) Ing. Michal Bidlo, Ph.D. (člen) RNDr. Milan Češka, Ph.D. (člen) Ing. Lukáš Kekely, Ph.D. (člen) Ing. Tomáš Martínek, Ph.D. (člen)Date of defence
2020-07-15Process of defence
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm výborně. Otázky u obhajoby: Jaké všechny kroky je potřeba udělat pro přidání dalšího komunikačního protokolu? Jaké zrychlení je očekáváno u IA simulace v případě, že by se implementovala optimalizace spočívající v použití jen jednoho payload objektu pro celý simulátor? Používal jste nějakou techniku automatizovaného testování zdrojových kódů? Jakým způsobem jste řešil validaci vytvořeného modelu na bázi standardu TLM?Result of the defence
práce byla úspěšně obhájenaPersistent identifier
http://hdl.handle.net/11012/192464Source
MICHL, K. Paměťový subsystém v SystemC [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2020.Collections
- 2020 [134]
Citace PRO
Related items
Showing items related by title, author, creator and subject.
-
Paralelismus na úrovni instrukcí v moderních procesorech
Sláma, PavelZákladní metodou pro dosažení paralelismu na úrovni instrukcí je metoda zřetězení linky používaná v procesorech již desítky let. Ideální zřetězená linka umožňuje zvýšit výkon a efektivitu procesoru za přidání jen malého ... -
Automatizace verifikace řízené pokrytím pro procesory ASIP
Badáň, FilipTáto práca sa zaoberá návrhom a implementáciou automatizácie verifikácie riadenej pokrytím pomocou genetického algoritmu pre aplikačne špecifické procesory. Cieľom práce je prepojiť verifikačné prostredie podľa metodiky ... -
Návrh specializovaných instrukcí
Koscielniak, JanTato práce se věnuje návrhu a implementaci specializovaných instrukcí pro architekturu instrukční sady RISC-V. Tato instrukční rozšíření slouží k akceleraci sady vybraných kryptografických algoritmů. Nové instrukce jsou ...