Now showing items 1-2 of 2

  • Interaktivní simulátor pro grafy toku dat 

    Kovařík, David
    Grafy toku dat jsou často používány při návrhu hardware. Jsou však vhodné také pro provádění hlubších analýz návrhů (např. funkční a formální verifikace). Simulátor prezentovaný v této práci vzniká jako podpůrný nástroj ...
  • Překladač jazyka VHDL pro potřeby formální verifikace 

    Matyáš, Jiří
    Cílem této bakalářské práce je navrhnout a implementovat překladač, který umožňuje převod popisu hardware z jazyka VHDL do grafové reprezentace v jazyce VAM (Variable Assignment Language). Program je určen pro potřeby ...