• čeština
    • English
    • русский
    • Deutsch
    • français
    • polski
    • українська
  • English 
    • čeština
    • English
    • русский
    • Deutsch
    • français
    • polski
    • українська
  • Login
View Item 
  •   Repository Home
  • Závěrečné práce
  • bakalářské práce
  • Fakulta informačních technologií
  • 2014
  • View Item
  •   Repository Home
  • Závěrečné práce
  • bakalářské práce
  • Fakulta informačních technologií
  • 2014
  • View Item
JavaScript is disabled for your browser. Some features of this site may not work without it.

Framework pro částečnou dynamickou rekonfiguraci FPGA Virtex-5

Framework for Dynamic Partial Reconfiguration of Virtex-5 FPGA

Thumbnail
View/Open
final-thesis.pdf (1.214Mb)
review_79924.html (1.458Kb)
Author
Raček, Jakub
Advisor
Matoušek, Jiří
Referee
Viktorin, Jan
Grade
A
Altmetrics
Metadata
Show full item record
Abstract
Práce se zabývá návrhem a implementací frameworku částečné dynamické rekonfigurace pro FPGA architekturu Virtex-5.  Framework má usnadnit tvorbu aplikací s hardwarovými akcelerátory využívajících částečnou dynamickou rekonfiguraci. S využitím frameworku byla vytvořena demonstrační aplikace pro pattern-matching nad příchozími síťovými pakety. Řízení procesu částečné dynamické rekonfigurace obstarává systém typu GNU/Linux, který běží na procesoru MicroBlaze. To navíc umožňuje běh méně náročných aplikací a zpracování paketů pomocí softwaru.
 
The thesis is focused on design and implementiation of a framework for Dynamic Partial Reconfiguration for FPGA architecture Virtex-5. The aim of the framework is to simplify creating applications with hardware accelerators using  Dynamic Partial Reconfiguration. Using this framework, a demonstration application was created for pattern-matching incoming network packets. The process of Dynamic Partial Reconfiguration is controlled by GNU/Linux type operating system, which runs on MicroBlaze processor. This also allows to run less demanding applications and the processing of packets using software.
 
Keywords
FPGA, Virtex-5, částečná dynamická rekonfigurace, akcelerace, framework, FPGA, Virtex-5, Dynamic Partial Reconfiguration, acceleration, framework
Language
čeština (Czech)
Study brunch
Informační technologie
Composition of Committee
prof. Ing. Lukáš Sekanina, Ph.D. (předseda) doc. RNDr. Jitka Kreslíková, CSc. (místopředseda) Ing. Tomáš Martínek, Ph.D. (člen) Ing. Jaroslav Rozman, Ph.D. (člen) Ing. Michal Španěl, Ph.D. (člen)
Date of defence
2014-06-19
Process of defence
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm A. Otázky u obhajoby: Proč jsou použité akcelerátory omezeny datovou šířkou 8 bitů? Jaké dopady na framework (popř. celou aplikaci) by mělo zvýšení datové šířky na 32 bitů?
Result of the defence
práce byla úspěšně obhájena
Persistent identifier
http://hdl.handle.net/11012/53055
Source
RAČEK, J. Framework pro částečnou dynamickou rekonfiguraci FPGA Virtex-5 [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2014.
Collections
  • 2014 [305]
Citace PRO

Portal of libraries | Central library on Facebook
DSpace software copyright © 2002-2015  DuraSpace
Contact Us | Send Feedback | Theme by @mire NV
 

 

Browse

All of repositoryCommunities & CollectionsBy Issue DateAuthorsTitlesSubjectsThis CollectionBy Issue DateAuthorsTitlesSubjects

My Account

LoginRegister

Statistics

View Usage Statistics

Portal of libraries | Central library on Facebook
DSpace software copyright © 2002-2015  DuraSpace
Contact Us | Send Feedback | Theme by @mire NV