Show simple item record

Design and Implementation of a Tool for Formal Verification of Systems Specified in RT-Logic Language

dc.contributor.advisorStrnadel, Josefcs
dc.contributor.authorFiedor, Jancs
dc.date.accessioned2019-05-17T07:17:28Z
dc.date.available2019-05-17T07:17:28Z
dc.date.created2009cs
dc.identifier.citationFIEDOR, J. Návrh a implementace nástroje pro formální verifikaci systémů specifikovaných jazykem RT logiky [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2009.cs
dc.identifier.other25622cs
dc.identifier.urihttp://hdl.handle.net/11012/53893
dc.description.abstractProtože komplexnost systémů pořád roste a s tím také riziko výskytu chyb, je potřeba tyto chyby efektivně a spolehlivě opravovat. U řady systémů reálného času tato potřeba platí dvojnásob, jelikož byť jediná chyba může způsobit jejich úplné zhroucení, které může mít katastrofální důsledky. Formální verifikace, na rozdíl od jiných metod, umožňuje spolehlivé ověřování požadavků kladených na určitý systém.cs
dc.description.abstractAs systems complexity grows, so grows the risk of errors, that's why it's necessary to effectively and reliably repair those errors. With most of real-time systems this statement pays twice, because a single error can cause complete system crash which may result in catastrophe. Formal verification, contrary to other methods, allows reliable system requirements verification.en
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta informačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectFormální verifikacecs
dc.subjectLogika reálného časucs
dc.subjectRTLcs
dc.subjectQF_UFIDLcs
dc.subjectgraf omezenícs
dc.subjectDFScs
dc.subjectnávrhový vzorcs
dc.subjectCORBAcs
dc.subjectANTLRcs
dc.subjectFormal verificationen
dc.subjectReal-Time Logicen
dc.subjectRTLen
dc.subjectQF_UFIDLen
dc.subjectconstraint graphen
dc.subjectDFSen
dc.subjectdesign patternen
dc.subjectCORBAen
dc.subjectANTLRen
dc.titleNávrh a implementace nástroje pro formální verifikaci systémů specifikovaných jazykem RT logikycs
dc.title.alternativeDesign and Implementation of a Tool for Formal Verification of Systems Specified in RT-Logic Languageen
dc.typeTextcs
dcterms.dateAccepted2009-06-23cs
dcterms.modified2014-07-17-13:53:47cs
thesis.disciplineInteligentní systémycs
thesis.grantorVysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémůcs
thesis.levelInženýrskýcs
thesis.nameIng.cs
sync.item.dbid25622en
sync.item.dbtypeZPen
sync.item.insts2019.06.21 08:37:37en
sync.item.modts2019.05.19 01:39:59en
dc.contributor.refereeStraka, Martincs
dc.description.markAcs
dc.type.drivermasterThesisen
dc.type.evskpdiplomová prácecs


Files in this item

Thumbnail
Thumbnail

This item appears in the following Collection(s)

Show simple item record