Show simple item record

RAM-Tester Design in VHDL

dc.contributor.advisorStrnadel, Josefcs
dc.contributor.authorCharvát, Jiřícs
dc.date.accessioned2020-05-22T11:59:54Z
dc.date.available2020-05-22T11:59:54Z
dc.date.createdcs
dc.identifier.citationCHARVÁT, J. Návrh testeru paměti RAM ve VHDL [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. .cs
dc.identifier.other15285cs
dc.identifier.urihttp://hdl.handle.net/11012/53954
dc.description.abstractTato práce popisuje problematiku hardwarového testování polovodičových pamětí.  Popisuje princip fungování základních typů pamětí, způsob, jakým uchovávají data a způsob komunikace. Dále ukazuje typické poruchy, které v těchto pamětech mohou nastat. Součástí je také návrh a implementace modelu paměti a testeru v jazyce VHDL. Do paměti je možné zanést chyby  a následně je připojeným testerem odhalit. Závěrem je nastíněno, jaká je úspěšnost při detekci různých druhů chyb použitím různých druhů testů. Zaměřuje se hlavně na detekci chyb pomocí march testu a jeho variant.cs
dc.description.abstractThis paper describes various approaches to hardware testing semiconductor memory. We describe the priciple of basic memory types, the way which each of them stores information and their comunication protocol. Following part deals with common failures which may occur in the memory.  The section also describes the implementation of memory model and tester designed in VHDL language. It is possible to inject some errors into memory, which are later detected by the tester. The final section shows the response of tester to various error types according to used error detection method. The paper is especially focused on failure detection by variants of march test.en
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta informačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectTestcs
dc.subjectpaměťcs
dc.subjectRAMcs
dc.subjectpaměťová buňkacs
dc.subjectSRAMcs
dc.subjectDRAMcs
dc.subjectstatická paměťcs
dc.subjectdynamická paměťcs
dc.subjectchybycs
dc.subjectMarch testcs
dc.subjectVHDLcs
dc.subjectdekodér adres.cs
dc.subjectTesten
dc.subjectmemoryen
dc.subjectRAMen
dc.subjectmemory cellen
dc.subjectSRAMen
dc.subjectDRAMen
dc.subjectstatic memoryen
dc.subjectdynamic memoryen
dc.subjecterroren
dc.subjectmarch testen
dc.subjectaddress decoder.en
dc.titleNávrh testeru paměti RAM ve VHDLcs
dc.title.alternativeRAM-Tester Design in VHDLen
dc.typeTextcs
dcterms.modified2020-05-09-23:40:33cs
thesis.disciplinePočítačové systémy a sítěcs
thesis.grantorVysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémůcs
thesis.levelInženýrskýcs
thesis.nameIng.cs
sync.item.dbid15285en
sync.item.dbtypeZPen
sync.item.insts2020.06.02 09:03:53en
sync.item.modts2020.06.02 08:29:43en
eprints.affiliatedInstitution.facultyFakulta informačních technologiícs
dc.contributor.refereeStraka, Martincs
dc.description.markCcs
dc.type.drivermasterThesisen
dc.type.evskpdiplomová prácecs
but.committeecs
but.defencecs
but.resultpráce byla úspěšně obhájenacs
but.programInformační technologiecs
but.jazykčeština (Czech)


Files in this item

Thumbnail
Thumbnail

This item appears in the following Collection(s)

Show simple item record