• čeština
    • English
    • русский
  • English 
    • čeština
    • English
    • русский
  • Login
View Item 
  •   Repository Home
  • Závěrečné práce
  • diplomové práce
  • Fakulta informačních technologií
  • 2017
  • View Item
  •   Repository Home
  • Závěrečné práce
  • diplomové práce
  • Fakulta informačních technologií
  • 2017
  • View Item
JavaScript is disabled for your browser. Some features of this site may not work without it.

Radarový signálový procesor v FPGA

Radar Signal Processor in FPGA

Thumbnail
View/Open
Posudek-Oponent prace-19134_o.pdf (88.75Kb)
Posudek-Vedouci prace-19134_v.pdf (86.25Kb)
final-thesis.pdf (2.872Mb)
review_106163.html (1.433Kb)
Author
Přívara, Jan
Advisor
Maršík, Lukáš
Referee
Musil, Petr
Grade
A
Altmetrics
Metadata
Show full item record
Abstract
Práce se zabývá návrhem a realizací radarového procesoru v FPGA. Teoretická část se věnuje Dopplerově radaru, principům zpracování radarového signálu a cílové platformě Xilinx Zynq. Následně je popsán návrh radarového procesoru včetně jednotlivých komponent a řešení je implementováno. Komponenty pro FPGA jsou popsány v jazyce VHDL. V poslední části je provedeno vyhodnocení implementace, jsou shrnuty poznatky z práce a je navrženo možné pokračování.
 
This work describes design and implementation of radar processor in FPGA. The theoretical part is focused on Doppler radar, principles of radar signal processing methods and target platform Xilinx Zynq. The next part describes design of radar processor including its individual components and the solution is implemented. FPGA components are written in VHDL language. In the end, the implementation is evaluated and possible continuation of this work is stated.
 
Keywords
zpracování radarového signálu, radarový procesor, Dopplerův radar, Dopplerův efekt, diskrétní Fourierova transformace, rychlá Fourierova transformace, vestavěné systémy, hardwarová akcelerace, FPGA, Zynq, radar signal processing, radar processor, Doppler radar, Doppler effect, discrete Fourier transform, fast Fourier transform, fft, embedded systems, hardware acceleration, FPGA, Zynq
Language
čeština (Czech)
Study brunch
Počítačové a vestavěné systémy
Composition of Committee
doc. Dr. Ing. Otto Fučík (předseda) doc. Ing. Ondřej Ryšavý, Ph.D. (místopředseda) prof. RNDr. Milan Češka, CSc. (člen) doc. Ing. Petr Fiedler, Ph.D. (člen) Ing. Petr Matoušek, Ph.D. (člen) Ing. Marcela Zachariášová, Ph.D. (člen)
Date of defence
2017-06-21
Process of defence
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm "A" . Otázky u obhajoby: Proč jste pro realizaci využil VHDL a né například HLS, které je pro zpracování proudových dat velmi vhodné? Objasněte blíže problémy s přesností výsledků způsobené využitím fixed-point čísel.
Result of the defence
práce byla úspěšně obhájena
Persistent identifier
http://hdl.handle.net/11012/69474
http://hdl.handle.net/11012/189928
Source
PŘÍVARA, J. Radarový signálový procesor v FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2017.
Collections
  • 2017 [156]
Citace PRO


Portal of libraries | Central library on Facebook
DSpace software copyright © 2002-2015  DuraSpace
Contact Us | Send Feedback | Theme by @mire NV
 

 

Browse

All of repositoryCommunities & CollectionsBy Issue DateAuthorsTitlesSubjectsThis CollectionBy Issue DateAuthorsTitlesSubjects

My Account

LoginRegister

Statistics

View Usage Statistics

Portal of libraries | Central library on Facebook
DSpace software copyright © 2002-2015  DuraSpace
Contact Us | Send Feedback | Theme by @mire NV