PRUSÁK, L. Automatizovaný testbed pro SIL/PIL testování firmware pomocí FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2022.
Pan Prusák se ve své práci dokázal zorientovat v náročné oblasti problematiky soft-core a tvorby testovací aplikace v prostředí FPGA. Pro vypracování tedy musel projít množství teoretických literárních pramenů a také datasheetů a napůl funkčních návodů. Student zezačátku podcenil časovou náročnost, ale od půlky semestru díky pravidelným konzultacím pracoval efektivně, přičemž v závěru semestru úsilí ještě zvýšil. Díky tomu se vytvořený testbed proměnil v použitelný software, který je sice nutné ještě rozšířit, ale již plní základní funkci a lze ho automatizovaně provozovat. Textová část obsahuje zdařilý stručný popis RISC V procesoru a je po formální práce v pořádku. I když některé volitelné funkce nestihl student implementovat, dokázal student pracovat na zadaném úkolu svědomitě. Hodnotím tedy celou práci stupněm A (90 b).
Práce bakaláře Lukáše Prusáka o rozsahu 72 stran textu je strukturována do 42 stran teorie, 30 stran praktické realizace, bez tištěných příloh. Svým rozsahem odpovídá průměrné zátěži kladené na studenta UAMT. U práce tohoto typu bych očekával větší rozsah popisu vlastní práce studenta oproti rešerši. Student používá ve své práci velmi dobře literaturu, která je dostatečně citována. V literatuře je použito hojné množství knižních zdrojů. Práci mohu označit jako původní. Práce je členěna logicky. Student v práci popisuje přehled dostupných architektur a testovacích nástrojů, definuje vlastní testbench, který pak implementuje a popisuje změřená data. Práce má dobrou formální úroveň, ikdyž v průběhu se zhoršuje, obsahuje sporadické překlepy a jazykově nesprávná slova zejména v druhé části práce. Z technického hlediska je práce na velmi dobré úrovni. V celém popisu mi chybí přesnější popis položky "Timestamp", jelikož se jedná o simulovaný hardware, není jasné, zdali se jedná o čas simulačního nebo simulovaného počítače (na s. 57 je zmínka že čas běží pomaleji) ? Z pohledu validace časových zpoždění uvnitř struktur bych spíš předpokládal nějakou návaznost na CLK testovaného procesoru. Pasáže popisující objevené vlastnosti simulovaného procesoru bych čekal detailnější, s nějakými průběhy udávajícími předpokládaný stav a pozorovaný stav. V práci mi chybí v rámci bodu 5 zadání nějaké kvantitativní vyhodnocení studentových testů, tedy zdali se procesor či kód v něm chová dle předpokladů nebo ne. Od tohoto výsledku je totiž možné kvantitativně srovnat charakteristiky navrženého testbedu (zdali dokázal odhalit nějakou odchylku, nebo je to pouhý generátor dat). I přes tuto absenci srovnání student splnil i tento bod zadání. Přiložený kód na CD je čistý, je z něj jasně zřetelná funkce, bude se dobře rozšiřovat i udržovat. Student splnil zadání ve všech bodech. Z práce usuzuji, že student získal znalosti v oblastech soft-core procesorů, tvorby firmware i syntézy VHDL/SystemVerilog. Práce svědčí o inženýrských schopnostech diplomanta. Práci doporučuji k obhajobě.
eVSKP id 142143