Implementace PCS podvrstvy 400 Gb/s Ethernetu v FPGA
Loading...
Date
Authors
ORCID
Advisor
Referee
Mark
B
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract
Tato práce se zabývá návrhem jednotky PCS v režimu 400GBASE-R podle standardu IEEE 802.3bs-2017 definující 400 Gb/s Ethernet. První část práce je zaměřena na obecnou architekturu FPGA, možné varianty FPGA pro implementaci 400 Gb/s Ethernet, popisem těchto architektur a zdrojů v FPGA. Další část popisuje vývoj Ethernetu a spojitost s referenčním modelem ISO/OSI. Následně je podrobně popsána fyzická vrstva Ethernetu pro rychlost 400 Gb/s za čímž následuje návrh jednotky PCS a popis její implementace, včetně využití zdrojů ve zvoleném FPGA. V poslední části je popsána simulace implementované jednotky PCS. V závěru jsou shrnuty dosažené výsledky a přínos této práce.
This master thesis deals with the design of the 400GBASE-R PCS in accordance with the IEEE 802.3bs-2017 standard which defines 400 Gbps Ethernet. The first part of this thesis focuses on general architecture of FPGA and its possible variants for implementation for 400 Gbps Ethernet communication, therefore there is description of those architectures and its resources. The next part describes progression of the Ethernet and its connection to the ISO/OSI reference model. The next section of this thesis is about description of physical layer of Ethernet for 400 Gbps version, after which follows design of PCS unit and its implementation with use of resources of selected FPGA. In the last part of this thesis is description of the simulation of the implemented unit. Achieved results and outcomes of this master thesis are evaluated in a conclusion.
This master thesis deals with the design of the 400GBASE-R PCS in accordance with the IEEE 802.3bs-2017 standard which defines 400 Gbps Ethernet. The first part of this thesis focuses on general architecture of FPGA and its possible variants for implementation for 400 Gbps Ethernet communication, therefore there is description of those architectures and its resources. The next part describes progression of the Ethernet and its connection to the ISO/OSI reference model. The next section of this thesis is about description of physical layer of Ethernet for 400 Gbps version, after which follows design of PCS unit and its implementation with use of resources of selected FPGA. In the last part of this thesis is description of the simulation of the implemented unit. Achieved results and outcomes of this master thesis are evaluated in a conclusion.
Description
Keywords
Citation
KOLAŘÍK, J. Implementace PCS podvrstvy 400 Gb/s Ethernetu v FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2019.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
Mikroelektronika
Comittee
doc. Ing. Jiří Háze, Ph.D. (předseda)
prof. Ing. Jiří Mišurec, CSc. (místopředseda)
doc. Ing. Josef Šandera, Ph.D. (člen)
doc. Ing. Jan Pekárek, Ph.D. (člen)
Ing. Břetislav Mikel, Ph.D. (člen)
Date of acceptance
2019-06-04
Defence
Student seznámil státní zkušební komisi s řešením své diplomové práce a zodpověděl otázky a připomínky oponenta.
- byla provedena reálné testování ?
- v jaké fázi celá implementace aktuálně je ?
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení