Generátor aritmetických obvodů
Loading...
Date
Authors
ORCID
Advisor
Referee
Mark
A
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta informačních technologií
Abstract
Cílem této bakalářské práce je představení návrhu a implementace generátoru aritmetických obvodů v jazyce Python umožňující export těchto obvodů do různých reprezentací popisu v plochých a hierarchických podobách. Práce se nejprve věnuje specifikaci HW struktur jednotlivých typů aritmetických obvodů a způsobům popisu těchto struktur do různých reprezentací. Následuje představení koncepce a implementace nástroje zvaného ArithsGen schopného generovat aritmetické obvody a exportovat je do různých reprezentací popisu. Výstupní reprezentace pak slouží ke snadné simulaci funkčnosti navržených obvodů (C), k popisu hardwaru a logické syntéze (Verilog), k formální verifikaci (BLIF) či ke globální optimalizaci obvodů s využitím evoluční strategie (CGP). V závěru byly generované reprezentace jednotlivě otestovány a s využitím logické syntézy vzájemně porovnány.
The aim of this bachelor thesis is to present the design and implementation of an arithmetic circuit generator. The generator focuses on generating various output representations of arithmetic circuits in flattened and hierarchical forms using the Python programming language. The work first deals with the specification of HW structures of individual arithmetic circuits and the corresponding ways of describing these structures into various representations. Followed by an introduction to the concept and details of the implementation of a tool called ArithsGen, which is able to generate arithmetic circuits and export them to various output representations. The output representations are then used for fast and simple simulation of the designed circuits (C), to describe the hardware structures and perform logic synthesis (Verilog), to formal verify the designs (BLIF) or to globally optimize the circuits using the evolutionary strategy (CGP). Finally, the generated representations were individually tested and compared with each other using the results obtained from logic synthesis.
The aim of this bachelor thesis is to present the design and implementation of an arithmetic circuit generator. The generator focuses on generating various output representations of arithmetic circuits in flattened and hierarchical forms using the Python programming language. The work first deals with the specification of HW structures of individual arithmetic circuits and the corresponding ways of describing these structures into various representations. Followed by an introduction to the concept and details of the implementation of a tool called ArithsGen, which is able to generate arithmetic circuits and export them to various output representations. The output representations are then used for fast and simple simulation of the designed circuits (C), to describe the hardware structures and perform logic synthesis (Verilog), to formal verify the designs (BLIF) or to globally optimize the circuits using the evolutionary strategy (CGP). Finally, the generated representations were individually tested and compared with each other using the results obtained from logic synthesis.
Description
Keywords
aritmetický obvod, generátor, logické hradlo, sčítačka, odčítačka, násobička, dělička, plochý popis, hierarchický popis, Python, C, Verilog, BLIF, Kartézské Genetické Programování (CGP), arithmetic circuit, generator, logic gate, adder, subtractor, multiplier, divider, flat design, hierarchical design, Python, C, Verilog, BLIF, Cartesian Genetic Programming (CGP)
Citation
KLHŮFEK, J. Generátor aritmetických obvodů [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2021.
Document type
Document version
Date of access to the full text
Language of document
cs
Study field
Informační technologie
Comittee
prof. Ing. Lukáš Sekanina, Ph.D. (předseda)
doc. Ing. Jiří Jaroš, Ph.D. (místopředseda)
doc. Mgr. Lukáš Holík, Ph.D. (člen)
Ing. Michal Hradiš, Ph.D. (člen)
Ing. Zbyněk Křivka, Ph.D. (člen)
Date of acceptance
2021-06-17
Defence
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm A. Otázky u obhajoby: Z textu v sekci věnující se ověření korektní funkce vygenerovaných výstupů není zřejmé, proč je nutné provádět formální verifikaci a ještě simulovat chování obvodu pomocí simulátoru. Co je myšleno "testováním CGP reprezentace"?
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení