Implementace 10 GbE technologie použitím zařízení s FPGA modulem
Loading...
Date
Authors
ORCID
Advisor
Referee
Mark
A
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract
Tato práce je zaměřena na implementaci komunikačního protokolu IEEE 802.3 10GBASE-R do vývojového zařízení s FPGA Altera Stratix V a demonstraci jeho funkčnosti pomocí RTL funkční simulace použitím VHDL jazyka, spouštěnou v Mentor ModelSIM. Text práce je rozdělený na dvě části: • První část se věnuje shrnutí potřebné teorie pro implementaci protokolu - ISO/OSI model a protokol IEEE 802.3 Ethernet vycházející z tohoto modelu, konkrétně standard 10GBASE-R. Také popisuje softvérové a hardvérové prostředky použité na realizaci projektu. • Druhá část využívá tuto teorii pro vytvoření 10GBASE-R PHY RTL návrhu a verifikačního prostředí použitím HDL jazyků (VHDL a Verilog) a IP jádra firmy Altera.
The thesis is focused on implementation of the IEEE 802.3 10GBASE-R communication protocol into development kit Terasic DE5-NET with FPGA Altera Stratix V and on demonstration of its functionality via RTL Functional simulation using VHDL Testbench run in Mentor ModelSIM. The text is divided into two sections: • The first section summarizes the theoretical background of the protocol's implementation - the ISO/OSI model and the IEEE 802.3 Ethernet protocol based on this model, specifically its clause 10GBASE-R. It also describes the hardware and software resources used for realisation of the project. • The second section utilises this theory for creation of a 10GBASE-R PHY RTL design and verification suite using HDL languages (VHDL and Verilog) and Altera IP cores.
The thesis is focused on implementation of the IEEE 802.3 10GBASE-R communication protocol into development kit Terasic DE5-NET with FPGA Altera Stratix V and on demonstration of its functionality via RTL Functional simulation using VHDL Testbench run in Mentor ModelSIM. The text is divided into two sections: • The first section summarizes the theoretical background of the protocol's implementation - the ISO/OSI model and the IEEE 802.3 Ethernet protocol based on this model, specifically its clause 10GBASE-R. It also describes the hardware and software resources used for realisation of the project. • The second section utilises this theory for creation of a 10GBASE-R PHY RTL design and verification suite using HDL languages (VHDL and Verilog) and Altera IP cores.
Description
Citation
MACKO, P. Implementace 10 GbE technologie použitím zařízení s FPGA modulem [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2017.
Document type
Document version
Date of access to the full text
Language of document
en
Study field
Mikroelektronika a technologie
Comittee
doc. Ing. Petr Fiedler, Ph.D. (předseda)
RNDr. Ladislav Mareček, CSc. (místopředseda)
doc. Ing. Roman Šotner, Ph.D. (člen)
Ing. Michal Řezníček, Ph.D. (člen)
Ing. Ladislav Chladil, Ph.D. (člen)
Date of acceptance
2017-06-19
Defence
Student seznámil komisi s řešením své bakalářské práce a odpověděl na otázky komise.
1) You worked on Altera/Intel’s Quartus Prime Standard Edition with a subscription licence and described an implementation procedure of 10GbE PHY in Stratix V GX. How would the implementation procedure differ, if we used:
a. An FPGA without the related hard IP core and the same Quartus Prime edition?
b. The same FPGA and Altera/Intel’s Quartus Prime Lite Edition (no licence required)? Shall we need any IP-core-related licence(s) or there is no possibility to implement the 10GbE PHY with the Lite Edition?
2) What is the difference between the XGMII and RGMII – both usable for network communication with Altera/Intel’s FPGAs? Which is easier to use for application engineers?
Student odpověděl na otázky oponenta.
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení