MODELOVÁNÍ A IMPLEMENTACE SUBSYSTÉMŮ KOMUNIKAČNÍHO ŘETĚZCE V OBVODECH FPGA

Simple item page
but.committeeprof. Ing. Aleš Prokeš, Ph.D. (předseda) Doc. Ing. Rudolf Jalovecký, CSc. - oponent (člen) Prof. Ing. Jiří Pinker, CSc. - oponent (člen) Doc. Ing. Pavol Galajda, Ph.D. (člen) prof. Ing. Andrej Lúč, CSc. (člen) prof. Dr. Ing. Zdeněk Kolka (člen) prof. Ing. Roman Maršálek, Ph.D. (člen) doc. Ing. Jaromír Kolouch, CSc. (člen)cs
but.defencecs
but.jazykčeština (Czech)
but.programElektrotechnika a komunikační technologiecs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorKolka, Zdeněkcs
dc.contributor.authorKubíček, Michalcs
dc.contributor.refereeJalovecký, Rudolfcs
dc.contributor.refereePinker,, Jiřícs
dc.date.accessioned2018-10-21T22:45:07Z
dc.date.available2018-10-21T22:45:07Z
dc.date.created2010cs
dc.description.abstractSoučasné obvody pro obnovu bitové synchronizace jsou stále ve většině případů založené na analogové smyčce fázového závěsu. Analogovou část obvodu je třeba pro každou výrobní technologii znovu navrhnout a migrace takového bloku mezi technologiemi je obtížná. V literatuře existují varianty obvodu CDR založené na asynchronním převzorkování, které jsou implementovány v čistě digitální technologii a jejich migrace je tak bezproblémová. Jako jejich hlavní nevýhody jsou uváděny vysoká složitost digitálního obvodu a menší přirozená odolnost těchto metod vůči jitteru přítomnému v signálu. Tato práce má za cíl ukázat, že tyto nevýhody plně digitálních obvodů CDR je možné překonat návrhem nových algoritmů a jejich optimalizací. Pro optimalizaci byly využity obvody FPGA, které umožňují měnit parametry zkoumaného obvodu v reálném čase (podobně jako při modelování na PC) a zároveň umožňují měření v reálných podmínkách, které je často obtížné modelovat. Rychlost měření je navíc mnohonásobně vyšší, než při použití simulace. Výstupem práce jsou optimalizované bloky CDR s výjimečně nízkými nároky na hardware a velmi malou spotřebou. Jejich chybovost je v reálných přenosových podmínkách zcela srovnatelná s běžnými obvody založenými na smyčce fázového závěsu. Tím byly odstraněny hlavní nevýhody plně digitálních obvodů CDR. Práce se dále zabývá měřením parametrů digitálních spojů. Byla vyvinuta nová metoda pro měření jitteru přímo v obvodu FPGA, která umožňuje charakterizovat přenosový kanál bez nutnosti připojení dalších přístrojů a tedy bez ovlivnění měřeného kanálu. Metoda vyžaduje jen použití minimálního množství hardwarových prostředků obvodu FPGA. Dále byl vyvinu specializovaný měřič distribuce chybovosti, který umožňuje podrobnou analýzu vlastností atmosférických optických spojů z hlediska možného protichybového zabezpečení přenosu dat. V návaznosti na tato měření byla navržena koncepce systému pro zabezpečení přenosu dat založeného na technice ARQ.cs
dc.description.abstractMost modern clock and data recovery circuits (CDR) are based on analog blocks that need to be redesigned whenever the technology process is to be changed. On the other hand, CDR based blind oversampling architecture (BO-CDR) can be completely designed in a digital process which makes its migration very simple. The main disadvantages of the BO-CDR that are usually mentioned in a literature are complexity of its digital circuitry and finite phase resolution resulting in larger jitter sensitivity and higher error rate. This thesis will show that those problems can be solved by designing a new algorithm of BO-CDR and subsequent optimization. For this task an FPGA was selected as simulation and verification platform. This enables to change parameters of the optimized circuit in real time while measuring on real links (unlike a simulation using inaccurate link models). The output of this optimization is a new BO-CDR algorithm with heavily reduced complexity and very low error rate. A new FPGA-based method of jitter measurement was developed (primary for CDR analysis), which enables a quick link characterization without using probing or additional equipment. The new method requires only a minimum usage of FPGA resources. Finally, new measurement equipment was developed to measure bit error distribution on FSO links to be able to develop a suitable error correction scheme based on ARQ protocol.en
dc.description.markPcs
dc.identifier.citationKUBÍČEK, M. MODELOVÁNÍ A IMPLEMENTACE SUBSYSTÉMŮ KOMUNIKAČNÍHO ŘETĚZCE V OBVODECH FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2010.cs
dc.identifier.other26067cs
dc.identifier.urihttp://hdl.handle.net/11012/13969
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectFPGAcs
dc.subjectobnova bitové synchronizacecs
dc.subjectasynchronní převzorkovánícs
dc.subjectsériový přenos datcs
dc.subjectchybovostcs
dc.subjectjittercs
dc.subjectměření jitterucs
dc.subjectkanál s únikycs
dc.subjectARQcs
dc.subjectbezkabelový optický spojcs
dc.subjectFPGAen
dc.subjectclock and data recoveryen
dc.subjectblind oversamplingen
dc.subjectserial data transmissionen
dc.subjectbit error rateen
dc.subjectjitteren
dc.subjectjitter measurementen
dc.subjectfading channelen
dc.subjectARQen
dc.subjectfree space optical linken
dc.titleMODELOVÁNÍ A IMPLEMENTACE SUBSYSTÉMŮ KOMUNIKAČNÍHO ŘETĚZCE V OBVODECH FPGAcs
dc.title.alternativeCOMMUNICATION CHAIN SUB-BLOCK MODELLING AND IMPLEMENTATION IN FPGAen
dc.typeTextcs
dc.type.driverdoctoralThesisen
dc.type.evskpdizertační prácecs
dcterms.dateAccepted2010-01-12cs
dcterms.modified2010-01-12-11:11:16cs
eprints.affiliatedInstitution.facultyFakulta elektrotechniky a komunikačních technologiícs
sync.item.dbid26067en
sync.item.dbtypeZPen
sync.item.insts2021.11.12 15:29:28en
sync.item.modts2021.11.12 14:47:45en
thesis.disciplineElektronika a sdělovací technikacs
thesis.grantorVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav radioelektronikycs
thesis.levelDoktorskýcs
thesis.namePh.D.cs
Files
Original bundle
Now showing 1 - 3 of 3
Thumbnail Image
Name:
final-thesis.pdf
Size:
1.82 MB
Format:
Adobe Portable Document Format
Description:
final-thesis.pdf
Download
Thumbnail Image
Name:
thesis-1.pdf
Size:
648.55 KB
Format:
Adobe Portable Document Format
Description:
thesis-1.pdf
Download
Thumbnail Image
Name:
review_26067.html
Size:
4.22 KB
Format:
Hypertext Markup Language
Description:
review_26067.html
Download
Collections
2010