but.committee	prof. Ing. Tomáš Vojnar, Ph.D. (předseda) doc. Mgr. Adam Rogalewicz, Ph.D. (místopředseda) Ing. Lukáš Kekely, Ph.D. (člen) Ing. Zbyněk Křivka, Ph.D. (člen) Ing. Michal Španěl, Ph.D. (člen)	cs
but.defence	Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm A. Otázky u obhajoby: Na jakých typech automatů navržená redukční technika funguje nejlépe? Diskutujte možnost použití přesné automatové redukce (např. pomocí nástroje Rabit&Reduce) po provedení navržené přibližné přechodové redukce.	cs
but.jazyk	čeština (Czech)
but.program	Informační technologie	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Češka, Milan	cs
dc.contributor.author	Frejlach, Jakub	cs
dc.contributor.referee	Havlena, Vojtěch	cs
dc.date.accessioned	2020-07-14T09:01:46Z
dc.date.available	2020-07-14T09:01:46Z
dc.date.created	2020	cs
dc.description.abstract	Motivací této bakalářské práce je užití rozpoznávání regulárních výrazů v aplikačních doménách, kde je vyžadováno rychlé rozpoznávání jako například v hloubkové kontrole paketů. Během akcelerace jsou regulární výrazy ve formě nedeterministických konečných automatů syntetizovány na FPGA. Ačkoliv hardwarová akcelerace řeší rychlostní problémy, tak trpí zvýšenou spotřebou FPGA součástek, konkrétně LUT. Tato práce se zabývá návrhem, implementací a experimentálním vyhodnocením heuristické metody pro aproximaci konečných automatů pro rozpoznávání regulárních výrazů v hardware. Účelem této aproximace je snížení spotřeby LUT součástek při syntéze na FPGA. Princip redukční metody je založen na přidávání nových přechodů, čímž je zajištěna tvorba menšího počtu znakových tříd a je tak dosaženo zredukování spotřeby LUT při implementaci přechodů. Zavedená nepřesnost je minimalizována modifikací pouze méně významných částí automatu. Navržená metoda i s testovacím prostředím je implementována v nástroji TOFA. Technika byla vyhodnocena na syntetických i reálných datech. Výsledky experimentů ukázaly, že přechodová aproximace zvláště dobře funguje na automatech, kde se vyskytuje velký počet znakových tříd.	cs
dc.description.abstract	This thesis is motivated by the application of REs in domains requiring fast matching such has deep packet inspections. To ensure sufficient speed a HW acceleration is typically employed. During the acceleration, REs are in the form of NFA synthesized on FPGA. Although HW acceleration solves the speed problems, it suffers from increased consumption of the FPGA components, specifically LUT. The goal of this thesis is to design, implement and experimentally evaluate heuristic method for approximation of FA in context of HW accelerated RE matching. The purpose of this approximation is to lower consumption of LUT components during FPGA synthesis. The key idea of the method is to add some transitions allowing to construct a smaller number of character classes and thus to reduce the number of LUT implementing the transition relation while reducing the error by modifying only less significant parts of FA. Proposed method together with evaluation pipeline is implemented in TOFA tool. Technique was evaluated on both synthetic and real data. Results of experiments shows, that transitional approximation works especially well on automatas with large number of equivalence character classes.	en
dc.description.mark	A	cs
dc.identifier.citation	FREJLACH, J. Konstrukce efektivních automatů pro rozpoznávání regulárních výrazů v HW [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2020.	cs
dc.identifier.other	129175	cs
dc.identifier.uri	http://hdl.handle.net/11012/191705
dc.language.iso	cs	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	konečný automat	cs
dc.subject	redukce a aproximace automatů	cs
dc.subject	regulární výraz	cs
dc.subject	hardwarová akcelerace	cs
dc.subject	finite automata	en
dc.subject	automata reduction and approximation	en
dc.subject	regular expression	en
dc.subject	hardware acceleration	en
dc.title	Konstrukce efektivních automatů pro rozpoznávání regulárních výrazů v HW	cs
dc.title.alternative	Construction of Effective Automata for Regex Matching in HW	en
dc.type	Text	cs
dc.type.driver	bachelorThesis	en
dc.type.evskp	bakalářská práce	cs
dcterms.dateAccepted	2020-07-10	cs
dcterms.modified	2020-07-13-23:41:08	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	129175	en
sync.item.dbtype	ZP	en
sync.item.insts	2021.11.12 08:59:40	en
sync.item.modts	2021.11.12 08:20:29	en
thesis.discipline	Informační technologie	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav inteligentních systémů	cs
thesis.level	Bakalářský	cs
thesis.name	Bc.	cs

Konstrukce efektivních automatů pro rozpoznávání regulárních výrazů v HW

Files

Original bundle

Collections