Unifikované verifikační prostředí digitální části integrovaných obvodů se smíšenými signály pro automobilový průmysl

Abstract

Táto diplomová práca sa zaoberá problematikou unifikovaného verifikačného prostredia pre verifikáciu malých návrhov digitálnej časti integrovaných obvodov so zmiešanými signálmi. Pod pojmom unifikované verifikačné prostredie sa myslí prostredie vhodné pre simuláciu a emuláciu zároveň. V prvej kapitole sú popísané súčasné metódy verifikácie takýchto návrhov. Druhá kapitola sa venuje požiadavkám, ktoré na verifikačné prostredie implementované podľa metodológie Universal Verification Methodology (UVM) kladie emulácia a priloženej implementácii takéhoto prostredia. Tretia kapitola obsahuje praktické poznatky nadobudnuté pri implementácii unifikovaného verifikačného prostredia, problémy a ich riešenia a taktiež niekoľko porovnaní medzi simuláciou a emuláciou.

This thesis is concerned with unified verification environment for the verification of small designs of the digital part of integrated circuits with mixed signals. By unified verification environment is meant an environment suitable for both simulation and emulation. The first chapter describes the current verification methods of such designs. The second chapter presents the requirements that emulation places on the verification environment implemented according to the Universal Verification Methodology (UVM) and the attached implementation of proposed environment. The third chapter contains practical knowledge gained during the implementation of the unified verification environment, problems and their solutions, as well as several comparisons between simulation and emulation.