but.committee	prof. Ing. Lukáš Sekanina, Ph.D. (předseda) prof. Ing. Miroslav Švéda, CSc. (místopředseda) Ing. Jaroslav Dytrych, Ph.D. (člen) Ing. Martin Hrubý, Ph.D. (člen) doc. Ing. Jan Kořenek, Ph.D. (člen)	cs
but.defence	Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm B. Otázky u obhajoby: 1. Práce popisuje vícevláknovou implementaci komunikace. Jakým způsobem jste zaručil, že nemůže dojít k deadlocku a dalším obvyklým chybám u vícevláknových aplikaci? 2. Jaké vylepšení byste navrhnul, aby například komunikace s debuggerem probíhala rycheji?	cs
but.jazyk	čeština (Czech)
but.program	Informační technologie	cs
but.result	práce byla úspěšně obhájena	cs
dc.contributor.advisor	Zachariášová, Marcela	cs
dc.contributor.author	Michl, Kamil	cs
dc.contributor.referee	Husár, Adam	cs
dc.date.accessioned	2018-10-21T21:43:14Z
dc.date.available	2018-10-21T21:43:14Z
dc.date.created	2017	cs
dc.description.abstract	Tato práce se zabývá možností propojení RTL simulace procesoru se softwarovým debuggerem. Podle mého návrhu probíhá komunikace mezi těmito komponentami přes JTAG a Nexus rozhraní. Simulace je ovládána pomocí vybraného rozhraní mezi jazyky pro popis hardwaru a softwaru. Pro implementaci je použit JTAG adaptér od společnosti Codasip, RTL simulátor Questa Advanced Simulator od společnost Mentor, a Siemens Business, a rozhraní VPI pro komunikaci mezi jazyky Verilog a C++. Teoretická a částečně i praktická část této práce je použitelná pro více možných implementací zavislých na rozdílných programech a rozhraních. Konkrétní implementace uvedená v této práci je otestována a je funkční. V současnosti je používána společností Codasip a bude se pravděpodobně v budoucnu rozvíjet a vylepšovat.	cs
dc.description.abstract	This thesis is dealing with an option to connect the RTL simulation of a processor with a software debugger. Acording to my design, the communication between these components is handled using the JTAG and the Nexus interface. The simulation is controlled by a selected interface between hardware and software description languages. For the implementation, following components are used: JTAG adapter created by Codasip, RTL simulator Questa Advanced Simulator created by Mentor, a Siemens Business, and VPI interface for communication between Verilog and C++ languages. Concept presented in this thesis can be used on other implementations that depend on different programs and interfaces. The implementation contained in this thesis was tested and is fully functional. Nowadays, it is used by Codasip company and it will probably be updated and enhanced in the future.	en
dc.description.mark	B	cs
dc.identifier.citation	MICHL, K. Ladění software v Codasip Studiu pomocí JTAG rozhraní simulovaném v RTL simulátoru [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2017.	cs
dc.identifier.other	106312	cs
dc.identifier.uri	http://hdl.handle.net/11012/69844
dc.language.iso	cs	cs
dc.publisher	Vysoké učení technické v Brně. Fakulta informačních technologií	cs
dc.rights	Standardní licenční smlouva - přístup k plnému textu bez omezení	cs
dc.subject	JTAG rozhraní	cs
dc.subject	RTL simulace	cs
dc.subject	VPI rozhraní	cs
dc.subject	Nexus rozhraní	cs
dc.subject	Codasip	cs
dc.subject	Questa Advanced Simulator	cs
dc.subject	JTAG interface	en
dc.subject	RTL simulation	en
dc.subject	VPI interface	en
dc.subject	Nexus interface	en
dc.subject	Codasip	en
dc.subject	Questa Advanced Simulator	en
dc.title	Ladění software v Codasip Studiu pomocí JTAG rozhraní simulovaném v RTL simulátoru	cs
dc.title.alternative	Software Debugging in Codasip Studio Using JTAG Interface Simulated in RTL Simulator	en
dc.type	Text	cs
dc.type.driver	bachelorThesis	en
dc.type.evskp	bakalářská práce	cs
dcterms.dateAccepted	2017-06-14	cs
dcterms.modified	2020-05-10-16:12:58	cs
eprints.affiliatedInstitution.faculty	Fakulta informačních technologií	cs
sync.item.dbid	106312	en
sync.item.dbtype	ZP	en
sync.item.insts	2021.11.10 14:03:53	en
sync.item.modts	2021.11.10 13:24:07	en
thesis.discipline	Informační technologie	cs
thesis.grantor	Vysoké učení technické v Brně. Fakulta informačních technologií. Ústav počítačových systémů	cs
thesis.level	Bakalářský	cs
thesis.name	Bc.	cs

Ladění software v Codasip Studiu pomocí JTAG rozhraní simulovaném v RTL simulátoru

Files

Original bundle

Collections