Vzorové úlohy ve VHDL

Simple item page
but.committeedoc. Ing. Zdeněk Němec, CSc. (předseda) prof. Ing. Petr Vavřín, DrSc. (místopředseda) doc. Ing. Ludvík Bejček, CSc. (člen) Ing. Miloslav Čejka, CSc. (člen) Ing. Pavel Kučera, Ph.D. (člen)cs
but.defenceStudent obhájil bakalářskou práci s výhradami.cs
but.jazykčeština (Czech)
but.programElektrotechnika, elektronika, komunikační a řídicí technikacs
but.resultpráce byla úspěšně obhájenacs
dc.contributor.advisorHolek, Radovancs
dc.contributor.authorHuzlík, Petrcs
dc.contributor.refereeMacho, Tomášcs
dc.date.accessioned2014-12-19T11:48:37Z
dc.date.available2014-12-19T11:48:37Z
dc.date.created2009cs
dc.description.abstractTato bakalářska prace navazuje na semestralní projekt a zabývá se jazykem VHDL a obvody FPGA a CPLD firmy Xilinx. Dále pak má tato práce za cíl popsat, jak zacházet s vývojovým prostředím WebPack, kde je popsáno jak realizovat nový projekt. Jsou zde popsány různé metody návrhu úlohy v tomto vývojovém prostředí. Nakonec jsou také uvedeny některé vzorové příklady ve VHDL.cs
dc.description.abstractThis bachelor’s study connects on semestral project and is focused on VHDL language and FPGA and CPLD circuits by Xilinx. The aim of this study is to describe how to work with profossional design tool WebPack. Documents detaily describes how to create new project on advanced level - with emphasis on methodiology and examples from practice in VHDL lenguage.en
dc.description.markEcs
dc.identifier.citationHUZLÍK, P. Vzorové úlohy ve VHDL [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2009.cs
dc.identifier.other13787cs
dc.identifier.urihttp://hdl.handle.net/11012/3502
dc.language.isocscs
dc.publisherVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologiícs
dc.rightsStandardní licenční smlouva - přístup k plnému textu bez omezenícs
dc.subjectjazyk VHDLcs
dc.subjectWebPackcs
dc.subjectFPGAcs
dc.subjectCPLDcs
dc.subjectXilinxcs
dc.subjectVHDl languageen
dc.subjectWebPacken
dc.subjectFPGAen
dc.subjectCPLDen
dc.subjectXilinxen
dc.titleVzorové úlohy ve VHDLcs
dc.title.alternativeSample assignments in VHDLen
dc.typeTextcs
dc.type.driverbachelorThesisen
dc.type.evskpbakalářská prácecs
dcterms.dateAccepted2009-06-17cs
dcterms.extent1.69 MBcs
dcterms.mediumapplication/pdfen
dcterms.modified2009-09-22-11:45:07cs
eprints.affiliatedInstitution.facultyFakulta elektrotechniky a komunikačních technologiícs
sync.item.dbid13787en
sync.item.dbtypeZPen
sync.item.insts2021.11.12 13:57:16en
sync.item.modts2021.11.12 13:32:25en
thesis.disciplineAutomatizační a měřicí technikacs
thesis.grantorVysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. Ústav automatizace a měřicí technikycs
thesis.levelBakalářskýcs
thesis.nameBc.cs
Files
Original bundle
Now showing 1 - 2 of 2
Thumbnail Image
Name:
final-thesis.pdf
Size:
1.69 MB
Format:
Adobe Portable Document Format
Description:
final-thesis.pdf
Download
Thumbnail Image
Name:
review_13787.html
Size:
5.79 KB
Format:
Hypertext Markup Language
Description:
review_13787.html
Download
License bundle
Now showing 1 - 1 of 1
Thumbnail Image
Name:
license.txt
Size:
1.71 KB
Format:
Item-specific license agreed upon to submission
Description:
Download
Collections
2009