Formalní verifikace RISC-V procesoru s využitím Questa PropCheck
Loading...
Date
Authors
ORCID
Advisor
Referee
Mark
A
Journal Title
Journal ISSN
Volume Title
Publisher
Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií
Abstract
Témou tejto diplomovej práce je Formálna verifikácia RISC-V procesoru s využitím Questa PropCheck pomocou formálnych tvrdení jazyka SystemVerilog Assertions. Teoretická časť práce je venovaná architektúre RISC-V, popisu vybraných komponentov procesora Codix Berkelium 5 určených na formálnu verifikáciu, popisu komunikačného protokolu AHB-lite, formálnej verifikácii, jej metódam a nástrojom. Praktickú časť tvorí návrh verifikačného plánu vybraných komponentov, ich následná formálna verifikácia, analýza výsledkov a zhodnotenie prínosu formálnych techník.
The topic of this master thesis is Formal verification of RISC-V processor with Questa PropCheck using SystemVerilog assertions. The theoretical part writes about the RISC-V architecture, furthermore, selected components of Codix Berkelium 5 processor used for formal verification are described, communication protocol AHB-lite, formal verification and its methods and tools are also studied. Experimental part consists of verification planning of selected components, subsequent formal verification, analysing of results and evaluating a benefits of formal technics.
The topic of this master thesis is Formal verification of RISC-V processor with Questa PropCheck using SystemVerilog assertions. The theoretical part writes about the RISC-V architecture, furthermore, selected components of Codix Berkelium 5 processor used for formal verification are described, communication protocol AHB-lite, formal verification and its methods and tools are also studied. Experimental part consists of verification planning of selected components, subsequent formal verification, analysing of results and evaluating a benefits of formal technics.
Description
Citation
JAVOR, A. Formalní verifikace RISC-V procesoru s využitím Questa PropCheck [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2020.
Document type
Document version
Date of access to the full text
Language of document
sk
Study field
Mikroelektronika
Comittee
doc. Ing. Ivan Szendiuch, CSc. (předseda)
doc. Ing. František Urban, CSc. (místopředseda)
Ing. Marek Bohrn, Ph.D. (člen)
Mgr. Zdenka Fohlerová, Ph.D. (člen)
Ing. Vladimír Levek, Ph.D. (člen)
Date of acceptance
2020-06-17
Defence
Student představil komisi svou diplomovou práci. Na konci své práce student zodpověděl otázky položené oponentem práce. Komise se dotázala studenta na otázky týkající se jeho práce, na které student odpověděl, že některé části, ani nejsou od firmy dodávané dále a proto nebyli využity. Následovala diskuze s členy komise o práci studenta. Kde se členové komise ptaly na vlastní otázky.
Člen komise měl výhrady u časové náročnosti u 2^22, kde čas verifikace je do sekundy.
Student odpověděl, že zrovna u této části si nevypočítal časovou náročnost zcela dostatečně.
Result of defence
práce byla úspěšně obhájena
Document licence
Standardní licenční smlouva - přístup k plnému textu bez omezení